集成電路測(cè)試是在集成電路制造過(guò)程中和制造完成后對(duì)集成電路芯片進(jìn)行功能和性能驗(yàn)證的過(guò)程，以確保其質(zhì)量和可靠性。集成電路測(cè)試是集成電路制造流程中的重要環(huán)節(jié)，它能夠確保集成電路的品質(zhì)和可靠性，滿足客戶的需求，并推進(jìn)集成電路技術(shù)的發(fā)展和創(chuàng)新。了解并進(jìn)行集成電路的測(cè)試對(duì)確保集成電路質(zhì)量和可靠性至關(guān)重要，同時(shí)也有助于提高產(chǎn)品的競(jìng)爭(zhēng)力和市場(chǎng)價(jià)值。
IC測(cè)試
IC（集成電路）測(cè)試位于產(chǎn)業(yè)鏈關(guān)鍵節(jié)點(diǎn)，貫穿設(shè)計(jì)、制造、封裝以及應(yīng)用的全過(guò)程。從整個(gè)制造流程上來(lái)看，集成電路測(cè)試具體包括設(shè)計(jì)階段的設(shè)計(jì)驗(yàn)證、晶圓制造階段的過(guò)程工藝檢測(cè)、封裝前的晶圓測(cè)試以及封裝后的成品測(cè)試，貫穿設(shè)計(jì)、制造、封裝以及應(yīng)用的全過(guò)程，在保證芯片性能、提高產(chǎn)業(yè)鏈運(yùn)轉(zhuǎn)效率方面具有重要作用。
IC測(cè)試是確保產(chǎn)品良率和成本控制的重要環(huán)節(jié)，測(cè)試的主要目的是保證芯片在惡劣環(huán)境下能完全實(shí)現(xiàn)設(shè)計(jì)規(guī)格書(shū)所規(guī)定的功能及性能指標(biāo)，每一道測(cè)試都會(huì)產(chǎn)生一系列的測(cè)試數(shù)據(jù)，不僅可以判斷芯片性能是否符合標(biāo)準(zhǔn)，而且能夠從測(cè)試結(jié)果的詳細(xì)數(shù)據(jù)中充分、定量地反映出每顆芯片從結(jié)構(gòu)、功能到電氣特性的各種指標(biāo)。
先進(jìn)封裝測(cè)試
先進(jìn)封裝采用凸塊等工藝，采用倒裝等鍵合方式替代傳統(tǒng)的引線鍵合。在縮短互連距離的同時(shí)提高1/O密度，具有更高的存儲(chǔ)帶寬和更好的散熱效率。同時(shí)封裝對(duì)象由單裸片發(fā)展為多裸片，芯片組合也由單類型、平面排布向多功能、立體堆疊演變，顯著提高了封裝空間利用率和芯片系統(tǒng)性能。
先進(jìn)封裝的測(cè)試解決方案主要從結(jié)構(gòu)化測(cè)試和系統(tǒng)級(jí)測(cè)試兩個(gè)角度著手。結(jié)構(gòu)化測(cè)試，即針對(duì)芯片內(nèi)部缺陷的測(cè)試，常用的是Scan測(cè)試。系統(tǒng)級(jí)測(cè)試針對(duì)的是芯片整體及IP核同IP核之間的交互部分，是對(duì)芯片在其應(yīng)用工作模式下的測(cè)試。
晶上系統(tǒng)SoW測(cè)試
晶上系統(tǒng)SoW的可測(cè)性和測(cè)試技術(shù)相比傳統(tǒng)芯片面臨許多新的挑戰(zhàn)。SoW的制造良率需要考慮兩部分：?jiǎn)晤w芯粒自身的良率和多芯粒封裝過(guò)程的良率。為保證晶上系統(tǒng)SoW的良率，需要對(duì)每顆芯粒進(jìn)行缺陷測(cè)試，并對(duì)芯粒封裝過(guò)程進(jìn)行良率測(cè)試。如果存在缺陷的芯粒在基板上集成，或者封裝過(guò)程中產(chǎn)生缺陷，整個(gè)晶上系統(tǒng)SoW將無(wú)法實(shí)現(xiàn)預(yù)期功能。
晶上系統(tǒng)SoW的測(cè)試.需要從單顆芯粒的測(cè)試技術(shù)和封裝互連的測(cè)試技術(shù)兩方面開(kāi)展。針對(duì)單顆芯粒的測(cè)試技術(shù)，通過(guò)使用探針臺(tái)結(jié)合單個(gè)芯粒的DFT（Design for Testing）結(jié)構(gòu)進(jìn)行測(cè)試。封裝互連的測(cè)試技術(shù)，需要研究并行傳輸總線結(jié)構(gòu)的可測(cè)性設(shè)計(jì)和互連線層面的余設(shè)計(jì)，設(shè)計(jì)在線的互連線修復(fù)機(jī)制和數(shù)據(jù)傳輸協(xié)議修復(fù)機(jī)制。根據(jù)故障發(fā)生的模式，對(duì)數(shù)據(jù)發(fā)送和接收端口進(jìn)行動(dòng)態(tài)重配置，以保證接口功能和時(shí)序的正確性。
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